TSMC je pred kratkim na severnoameriškem tehnološkem seminarju napovedal gostoto napak (D0) svoje procesne tehnologije N2 (2NM) v primerjavi s predhodnimi procesi v isti fazi.Po mnenju podjetja je gostota napak v procesu N2 nižja od gostote N3 (3NM), N5 (5NM) in N7 (7NM) proizvodnih vozlišč.Poleg tega diapozitiv kaže, da je postopek N2 TSMC še vedno dve četrtini od množične proizvodnje, kar pomeni, da naj bi TSMC do konca četrtega četrtletja 2025 začel proizvajati 2NM čipe, kot je bilo pričakovano.
Čeprav je TSMC -jev proces N2 prva procesna tehnologija, ki sprejme nanosheet tranzistorji na nanosheetu polnega vrat (GAA), je gostota napak tega vozlišča nižja od procesa prejšnje generacije na isti stopnji, dve četrtini pred maso proizvodnje (MP).Prejšnji procesi generacije- N3/N3P, N5/N4 in N7/N6- vsi so bili uporabljeni tranzistorji zrelega polja (Finfets).Čeprav je N2 prvo vozlišče TSMC, ki sprejme tranzistorje GAA Nanosheet, je njegovo zmanjšanje gostote napak večje od postopka prejšnje generacije pred vstopom v mejnik množične proizvodnje (HVM).
Ta grafikon prikazuje spreminjanje gostote napak skozi čas, ki sega od treh četrtin pred množično proizvodnjo do šest četrtin po množični proizvodnji.Med vsemi prikazanimi vozlišči - N7/N6 (zelena), N5/N4 (vijolična), N3/N3P (rdeča) in N2 (modra) - gostota napak se znatno zmanjša z naraščajočim donosom, vendar se hitrost zmanjšanja razlikuje glede na zapletenost vozlišč.Omeniti velja, da je N5/N4 najbolj aktiven pri zmanjševanju zgodnjih napak, medtem ko je izboljšanje donosa N7/N6 razmeroma nežno.Začetna stopnja napake krivulje N2 je višja od stopnje N5/N4, vendar se nato močno zmanjša, kar je zelo blizu poti zmanjšanja napak N3/N3P.
Diapozitiv poudarja, da donosnost in raznolikost izdelkov ostajata ključni dejavniki gonilnih dejavnikov za pospešitev izboljšanja gostote napak.Večja proizvodnja in raznoliki izdelki z istim postopkom lahko prepoznajo in popravijo gostoto napak in hitreje prinašajo težave, kar TSMC omogoča optimizacijo ciklov učenja napak.TSMC je navedel, da je njegova tehnologija izdelave N2 pridobila več novih čipov kot njegova predhodna tehnologija (saj TSMC zdaj proizvaja čips N2 za pametne telefone in visokozmogljive računalniške (HPC), ki ogrožajo), krivulja upada gostote napak pa v bistvu potrjuje.
Glede na dejavnike tveganja, ki jo prinaša uvedba nove tranzistorske arhitekture, je še posebej pomembno, da stopnja zmanjšanja napak N2 ostane skladna s prejšnjimi vozlišči na osnovi Finfeta.To kaže, da je TSMC uspešno prenesel svoje znanje o učenju in upravljanju z napaki v novo obdobje Gaafeta, ne da bi naletel na pomembne težave.
